caxapa.ru :: Задержка появления лог.1 на выходе TX зависит от значения BRR. При BRR = 32 и тактовой USART2_CLK = 24MHz задержка 1.6мкс. С увеличением BRR задержка растет. При "неправильном" значении BRR = 8 задержка 1.2 МИЛЛИСЕКУНД.

il-2 (08.10.2021 11:23, просмотров: 220) ответил il-2 на Интересная багофича в USART у STM32F103RET (подозреваю, что у всех STM32 такое).

Задержка появления лог.1 на выходе TX зависит от значения BRR. При BRR = 32 и тактовой USART2_CLK = 24MHz задержка 1.6мкс. С увеличением BRR задержка растет. При "неправильном" значении BRR = 8 задержка 1.2 МИЛЛИСЕКУНД.

Ответить

- Понятно, схема синхронная и завязана на фронт сигнала после делителя BRR. - misyachniy(08.10.2021 11:31)

ARM, RISC-V контроллеры