ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Пятница
29 марта
267302 Топик полностью
Evgeny_CD, Архитектор (16.08.2011 15:33, просмотров: 316) ответил Mahagam на он самый. но насколько помню на исходники верилога накладывается тьма ограничений, иначе оно не транслируется.
Это все фигня :) Вот что нашлось - vmodel -> Прикручивает к матлабу С++ файлы, сгенеренные verilator. Вот где полную логическую проверку модулей на Verilog устроить можно :) http://code.google.com/p/vmodel/