caxapa.ru :: По сравнению с оргинальной идеей надо добавить сигнал CLK. При скоростях до 400 Мгц и небольших расстояниях (10 см, скажем), разбежка сигналов будет допустимой. Например, в разводке DDR2 допускается 100 mils разницы в длинах пар клоков и сигналов.

Evgeny_CD, Архитектор (07.09.2011 10:24, просмотров: 142) ответил Evgeny_CD на MCU + LVDS. В очередной раз. Все-таки, почему так никто не делает???

По сравнению с оргинальной идеей надо добавить сигнал CLK. При скоростях до 400 Мгц и небольших расстояниях (10 см, скажем), разбежка сигналов будет допустимой. Например, в разводке DDR2 допускается 100 mils разницы в длинах пар клоков и сигналов. А реализацию приемника это сильно упростит (не нужно DPLL делать). Рекомендация от TI по разводке приложена.

spraaa7e.pdf

Ответить

Средства и методы разработки