Программируемая логика и ЦОС

Verilog - реакция на фронты... корректно ли написать

always @(d) begin
	if (d) begin
		...
	end else begin
		...
	end
end

или надёжнее два блока делать?

always @(posedge d) begin
	...
end

always @(negedge d) begin
	...
end

Число ячеек разное требуется, может первый вариант не совсем хорош, подводные камешки таит?