16+
Понедельник
17 декабря
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
ыыыыыыыы  (24.05.2015 21:42) , в ответ на И вновь Verilog - непонятки с блоком always... автор: POV
советую на электрониксе поискать - типовая ошибка. вкратце: на верилоге ты описываешь существующее устройство (а не фантазируешь с синтаксисом) - если нужен триггер, то его описания строго систематизерованы - нужно смотреть "ситнезируемое 
подмножество", то есть как конструкция ляжет на сушествующие элементы - логику и тригера. что в этой конструкции описано - вообще непонятно
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7527 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII