ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Среда
24 апреля
600192 Топик полностью
=AlexD= (25.05.2015 12:39, просмотров: 244) ответил POV на Нашёл один пример.. согласно ему переписал блок...
Сдаётся мне, что такая схема логичнее выглядит:  always @(posedge clock) begin if (load) q <= data; else if (inc) q <= q + 1; else {shiftout, q[17:0]} <= {q[17:0], shiftin}; end
надо придумать объяснение этому мудизму, иначе рехнуться можно