Программируемая логика и ЦОС

Кто что может посоветовать в плане реализации алгоритма на верилоге?... Ниже приведён "алгоритм". Запись противоречит верилогу, но зато помогает понять суть. always @(posedge A) C <= B; always @(B) if (D) C <= B; Надо в регистр С записать состояние ножки B: 1) или по фронту A 2) или по любому изменению самого B, но лишь при условии D==1. Всю голову сломал.. Нижеслудющее очеивдно конечно же не работает, т.к. нет защелки на if (A != lastA) reg lastA; always @(A or B) begin if (A != lastA) begin // имитирую posedge A lastA = A; if (A) C <= B; end if (D) C <= B; end Там генерация на линии D после первого "0" на A начинается. Да и вообще выход может по каким-то переходным процессам при переключении A начинать звенеть.