16+
Понедельник
25 марта
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
POV  (04.06.2015 13:22 - 04.06.2015 13:38, просмотров: 7108)
Кто что может посоветовать в плане реализации алгоритма на верилоге?... 
Ниже приведён "алгоритм". Запись противоречит верилогу, но зато помогает понять суть.
always @(posedge A) 
	C <= B;

always @(B) 
	if (D) C <= B;
Надо в регистр С записать состояние ножки B: 1) или по фронту A 2) или по любому изменению самого B, но лишь при условии D==1. Всю голову сломал.. Нижеслудющее очеивдно конечно же не работает, т.к. нет защелки на if (A != lastA)
reg lastA;
always @(A or B) begin
	if (A != lastA) begin // имитирую posedge A
		lastA = A;
		if (A)	C <= B; 
	end
	
	if (D) C <= B;
end
Там генерация на линии D после первого "0" на A начинается. Да и вообще выход может по каким-то переходным процессам при переключении A начинать звенеть.
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7527 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXIX