my504 (21.08.2015 11:10, просмотров: 126) ответил Ациль Шифер на Ну и вопрос. Все меги такие, в тинях PLL, вашпе унутре; 51х таких - хоть ж. жуй. Частоты какие? Уровень сигнала?
Вы не вполне поняли задачу. Речь не идет о PLL контроллера. Требуется создать программно управляемый СИНТЕЗАТОР, частью которого является этот целочисленный делитель. Задача PLL в фильтрации ЧМ сигнала с несущей 7...8 МГц с модулирующей частотой в районе 300...400 Гц и девиации примерно 10% от несущей. На входе PLL имеем 50 кГц с ЧМ (девиация 10% от 50 кГц), на выходе - умноженные на коэффициент деления требуемого делителя 7...9 МГц с такой же 10% девиацией, но с возможностью управления частотой несущей с шагом в 50 кГц.