16+
Вторник
12 ноября
Вход |Карта сайта |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
Новая темаПравила РегистрацияСтатистика Архив
Вернуться в конференциюТопик полностью
Mahagam  (10.12.2015 11:43) , в ответ на Не дремуч в схемотехнике :) Поэтому могу пожертвовать Си- образностью против оптимальности. Или различия между Verilog/ VHDL непринципиальны? Спасибо за ответ. автор: KLIM83
на выходе из обоих языков - нетлист. проще говоря - схема. а по внешнему виду верилог существенно лаконичнее. я его освоил после вхдл практически за три дня, и испытал огромное облегчение в описании того что я хочу получить. 
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7528 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXIX