Программируемая логика и ЦОС

Синхронный и асинхронный интерфейсы. Требуется сцепить fifo и внешний интерфейс (см. рис.). Fifo взял готовый, он синхронный. Понимаю, что вопрос из раздела HowTo/FAQ, но как сделать так, чтобы если сигналы внешнего интерфейса будут удерживаться несколько тактов внутренней частоты запись/чтение производилась только 1 раз? Мне лучше идею, а не исходник. ("Мне бы схемку аль чертёж")