Уважаемые, по Modelsim-ALtera есть кто разбирающийся, или лучше в другом месте спросить? Суть - не могу запустить симуляцию, если PLL ставлю. Засада №1: верхний уровень в схематике. №2 - используется Quartus 11sp1, потому как это последняя версия, поддерживающая Cyclone (первый). Я даже нашёл, как сигналы нарисовать и сохранить их в верилоге(файлик). Каша в голове из за следующего: RTL и Gate Leve - в первом видит все компоненты, что накиданы как блоки в схематике, во втором - видит сам блок, но теряет все библиотеки; второй неясный момент - в Quartus в опциях симуляцию можно поставить как VHDL или как Verilog, но в последнем случае нужно задавать время симуляции.
Пример PLL simulation example скачал, работает, но где там и что менять - не пойму, слишком много неизвестных для меня. Кстати, в нём RTL отрабатывает.