16+
Вторник
28 марта
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Средства и методы разработки

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
Ксения  (16.02.2017 09:12 - 16.02.2017 09:16, ссылка) , в ответ на К примеру перевод процессоров на HBM память, как вам такая идея? :-)) автор: =AlexD=
Про медленность памяти, не соответствующей множеству ядер, я сама уже писала здесь => 
"Память DDR4-2400 работала с задержками 17-17-17-39 2T" По моим представлениям 17 тактов задержки это очень много, несмотря на то, что память работает с учетверенной частотой шины FSB. Поэтому более быстрая по частоте выборки память была бы весьма к стати. Однако меня удручает то, что латентность (о который мы с вами уже говорили) приблизительно одинакова в случаях, когда операция умножения выполняется с операндом из памяти или только над одними регистрами. Отсюда получается, что латентность от этого сильно не уменьшится. И вообще у меня с этой латентностью после нашего разговора замыкание в мозгах :), т.к. на своих тестах я этой латентности не вижу, хотя 5 тактов я бы не заметить не могла. Более того, команды AVX быстрее выполняются, если их не перемежать с обычными инструкциями, плавающую арифметику не использующих. И это странно вдвойне, т.к. на FPU87 ситуация была прямо противоположная - целочисленная арифметика в промежутках доставалась на халяву. Короче говоря, мой экспериментальный тест показывает примерно 1 такт на инструкцию, что соответствует числу микроопераций, но никак не латентности.
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7525 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVII