ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Пятница
19 апреля
745625 Топик полностью
Mahagam (29.03.2017 10:37, просмотров: 301) ответил Dingo на Да я сам верилог этот только что по шаблонам в квартусе написал. То есть это вообще первый написанный на нем мной код. Ну да, видел/читал немного и статьи из серии, что круче.
я люблю лаконичность верилога, и модуль что выше оформил бы так: module V_test( input inS1, input inS2, input inS3, output reg outS4 ); always @ (posedge inS2 or posedge inS3) if (inS3) outS4 <= inS1; else outS4 <= inS1; endmodule