caxapa.ru :: Посоветуйте как лучше/правильнее/проще соединить между собой ПЛИС и МК. Функционал планируемого устройства:

Apтём (19.05.2017 22:55, просмотров: 28206)

Посоветуйте как лучше/правильнее/проще соединить между собой ПЛИС и МК. Функционал планируемого устройства: ПЛИС (управляемая МК) занимается 1) генерацией нескольких сигналов (сигналы медленные - не быстрее нескольких кГц) 2) к ПЛИС подключено около 20-25 "медленных" ЦАПов по SPI (обновлять надо не чаще нескольких раз в секунду) 3) к ПЛИС подключено 4 "быстрых" ЦАПа по SPI (обновлять надо с частотой не более 50-100 КГц каждый) МК должен поставлять данные для ПЛИС. Что взять в качестве шины данных для обмена ПЛИС и МК? Первое что пришло мне в голову - SPI. Но у него есть недостатки - например не очень высокая скорость. Второй вариант - параллельная шина. Но тут другое - не знаю как это правильно готовить. Может можно взять уже готовый блок от Altera? Или надо самому всё писать? Что странно - задача связать МК и ПЛИС, как мне кажется довольно типовая. В общем в каком направлении двигаться-то? P.S. МК = STM32F4xx или STM32F7xx в 200-ногом (или около того) корпусе - ног хватить. ПЛИС - MAX10 хоть в BGA - тоже ног должно хватить.

Ответить

- Ну вы блин даете .. Когда мне зачесалось лет 12 назад даже вопросов не было :) Поставил 20 ногов кажись на интерфейс . В плис три регистра из D триггеров данные команда и данные на выход все по 8 бит были . С ответственно 8 бит линий только на Blackbird_sunday(811 знак., 01.06.2017 05:22, )
  - по скорости работы это далеко не самый быстрый вариант. основное преимущество - можно впилить в МК без внешней шины, и на этом всё. - Mahagam(01.06.2017 11:23)
- вообще самый простой вариант, если он конечно поддерживается процыком - прикинуться внешней SRAM. STM32F7xx такое умеет. Mahagam(330 знак., 29.05.2017 22:50)
  - А нет ли примера у Альтеры как ПЛИС прикидывается SRAM-ом и пишет во внутреннее ОЗУ по шине от МК? Apтём(58 знак., 31.05.2017 22:28)
    - У меня только что такая задача была. Mahagam => идею расписал уже. Dingo(78 знак., 01.06.2017 05:09, ссылка)
    - эээ. а) открываете мануал на проц. смотрите временные диаграммки того как проц читает/пишет во внешнюю память. Mahagam(333 знак., 31.05.2017 22:46)
- SPI , поскольку для параллельной шины скорости не те.Ее можно использовать только из соображений простоты работы с ней и если ног много лишних имеется.Классических вариантов шины два I8080 и M6800. - plainuser(29.05.2017 10:47)
  - Хмм... Apтём(631 знак., 29.05.2017 20:42)
    - Если в вашем МК есть FSMC - то без проблем. - Dingo(30.05.2017 11:08)
      - FMC есть, он вроде тоже самое что и FSMC. - Apтём(31.05.2017 22:22)
    - >>> Классических вариантов шины два I8080 и M6800. Make_Pic(364 знак., 30.05.2017 11:01)
      - 8 бит, как-то узко для шины, надо 16 или 32. - Apтём(31.05.2017 22:23)
        
        мультиплексирование может быть шины данных как и адреса. А тянуть все 32 + еще дофига проводов к пинам CPLD/FPGA, которых и так всегда не хватает, как то не хорошо... - Make_Pic(02.06.2017 07:00)
- Не еби мозг, забудь про ПЛИС и поставь многоканальный ЦАП типа такого --> - MBedder(21.05.2017 00:40 - 00:43, ссылка, ссылка)
  - Прикольная ЦАПка. Но ПЛИСа всё равно нужна. - Apтём(21.05.2017 17:27)
    - Выбери подходящий МК (бывают такие с > 24 каналов OC/PWM) и снова не еби мозг - MBedder(21.05.2017 17:55 - 17:57)
      - Выбрать можно, но это не очень хороший вариант. Чем больше каналов compare, тем больше прерываний и загрузка МК - это уже проходили. Проще это всё в ПЛИС запихнуть, остаётся только вопрос как лучше ПЛИСой управлять. - Apтём(21.05.2017 19:37)
        
        "Ты просто не умеешь их готовить!"(с) :)) - MBedder(21.05.2017 19:41)
        
        Увы мне... Apтём(14 знак., 21.05.2017 19:52)
  - Если есть возможность заменить ПЛИС, МК и кучу ЦАП на один МК и один ЦАП - это лучший выбор. Меньше проблем :) - Ruslan(21.05.2017 17:04)
  - ЦАПы можно оставить существующие, достаточно подобрать МК... - fk0(21.05.2017 12:05)
    - Ога. Тот, что я указал, имеет ЕДИНСТВЕННЫЙ интерфейс к МК на любой вкус, включая параллельный, а "существующие" (которых наверняка пока еще у аффтара нет) потребуют размазывания по плате линий SPI плюс CS*Nцап (у аффтара Nцап >=25). MBedder(38 знак., 21.05.2017 12:15)
      - а есть и daisy-chain DAC. - Mahagam(21.05.2017 12:24)
        
        Есть, но яйца те же - куча размазанных соплей вместо одной короткой шины - MBedder(21.05.2017 12:26)
        
        так все равно 25 аналоговых линий растягивать, с обвязкой. - Mahagam(21.05.2017 12:29)
        
        Срезал(с). No comment :)) - MBedder(21.05.2017 12:35)
- непонятен смысл ПЛИС. у stm32 есть контроллеры с шестью SPI - каждому "быстрому" цапу по своей линии, медленные - на гирлянду. - danuna(21.05.2017 00:16)
  - ЦАПы не проблема. Задача схемы генерировать пару цифровые сигналы (примерно 15 штук) синхронно. В прерыдущей версии делали на МК - работает, но как-то сложно. И каналов compare не шватает. Поэтому решили ставить ПЛИС. Apтём(48 знак., 21.05.2017 17:22)
- Покурить доку по Альтеровской шине Avalon. И по NIOS-II (софткор ихний). Evgeny_CD(478 знак., 19.05.2017 23:08)
  - Софткор это конечно хорошо и может быть даже очень хорошо, но никак не просто. ИМХО на освоение всего этого (NIOS-GCC-итак далее) не один месяц потратить надо, а он там и не нужен. Apтём(444 знак., 19.05.2017 23:41)
    - Порог вхождения в NIOS очень низкий, среда разработки на базе eclipsе, куча материалов в сети про NIOS - Ruslan(20.05.2017 20:37, ссылка)
      - Может быть порог и низкий, но если он не нужен, то зачем его изучать? Работы и так выше крыши и без ПЛИС. - Apтём(20.05.2017 21:50)
    - На ПЛИС ПО кто писать будет? misyachniy(51 знак., 20.05.2017 10:10)
      - Я и буду писать (когда научусь). Apтём(280 знак., 20.05.2017 18:26)
        
        Тогда нечего боятся NIOS misyachniy(268 знак., 20.05.2017 19:03)
    - Avalon - это шина с кучей опций и фишек. NIOS использует ее, но avalon может жить сам по себе. Мултиплексируемую или нет шину снаружи - это зависит от свободный пинов MCU. По ресурсам FPGA разница невелика. - Evgeny_CD(20.05.2017 00:03)
      - Спасибо, буду смотреть. Apтём(143 знак., 20.05.2017 18:28)
- Чёй-то SPI медленный? Десятки мбит мало?... POV_(172 знак., 19.05.2017 23:07, )
  - Ну как бы не совсем медленный, да. Но параллельная шина всяко быстрее и выглядит как-то правильнее. Apтём(126 знак., 19.05.2017 23:41)
    - В топку шины. Два SPI на 45-50 Мбит, один только на прием, второй только на передачу, стробирование данных, строб фрейма , запрос прерывания - можно в 10 линий уложиться. - Ruslan(20.05.2017 20:36)
      - Или QSPI на те же 50 Мегабит, я так цепляю PPC камень к CPLD - Make_Pic(02.06.2017 07:04)
      - Почему так? Apтём(193 знак., 20.05.2017 21:52)
        
        Так проще с тактированием, не надо думать о возможной проблеме разбега SCLK и MISO, которая существенно заметна на больших скоростях SPI. - Ruslan(20.05.2017 22:50 - 23:39)
        
        То есть у МК 1 master spi и 1 slave spi? - Apтём(20.05.2017 23:25)
        
        Да, по три вывода: SCLK, MOSI, NSS. - Ruslan(20.05.2017 23:28)
    - Важно, что латентность параллельной шины сильно меньше. - Evgeny_CD(20.05.2017 00:03)
      - Латентность в данном случае = скорость. Или не так? - Apтём(20.05.2017 18:30)
      - для этого можно из CPLD можно вывести дополнительные сигналы, чтобы дергать микроконтроллер. - Make_Pic(20.05.2017 06:24)
        
        Например? - Apтём(20.05.2017 18:30)

Программируемая логика и ЦОС