ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Среда
24 апреля
760443 Топик полностью
Хаос (03.06.2017 18:52, просмотров: 1) ответил POV_ на Не, все эти радости (и typedef в том числе) в SystemVerilog. Пришлось обойтись другим способом.
Для верилога все индексы придется описывать явно: 
genvar  i,j;
generate
	for (i = 0; i < RT; i = i+1) 
	begin : GEN1
		for (j = 0; j < W; j = j+1) 
		begin : GEN2
			assign BorderLow[j][i] = Border[i*2*W+j];
			assign BorderHigh[j][i]= Border[i*2*W+W+j];
		end
	end
endgenerate
Если, конечно, ты сам понимаешь, чего хочешь.. :)