16+
Среда
27 сентября
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
Хаос  (03.06.2017 18:52) , в ответ на Не, все эти радости (и typedef в том числе) в SystemVerilog. Пришлось обойтись другим способом. автор: POV_
Для верилога все индексы придется описывать явно: 
genvar  i,j;
generate
	for (i = 0; i < RT; i = i+1) 
	begin : GEN1
		for (j = 0; j < W; j = j+1) 
		begin : GEN2
			assign BorderLow[j][i] = Border[i*2*W+j];
			assign BorderHigh[j][i]= Border[i*2*W+W+j];
		end
	end
endgenerate
Если, конечно, ты сам понимаешь, чего хочешь.. :)
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7526 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVII