Программируемая логика и ЦОС

CPLD, Verilog - надо сгенерировать последовательность пар сдвиговых регистров... где-то есть

module Shift8(data, load, q, clock, shiftin, shiftout);

надо внутри

genvar j; generate for (j = 0; j < RT; j = j + 1) begin : rt_borders ... end endgenerate

получить последовательно соединенную пару, которая также соединяется с другими парами. Эдакий поезд из пар вагончиков. Ну, если тупо про "сишные" фантазии, то предполагалось что-то типа genvar j; generate for (j = 0; j < RT; j = j + 1) begin : rt_borders Shift8 L[j]; Shift8 H[j]; assign H[j].shiftin = L[j].shiftout assign L[j].shiftin = H[j-1].shiftout; end endgenerate</blockquote> конечно же, это бред, но как надо?