16+
Воскресенье
24 июня
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
POV_  (25.12.2017 20:07, просмотров: 1698)
CPLD, Verilog - надо сгенерировать последовательность пар сдвиговых регистров... 
где-то есть
module Shift8(data, load, q, clock, shiftin, shiftout);
надо внутри
genvar j; generate for (j = 0; j < RT; j = j + 1) begin : rt_borders ... end endgenerate
получить последовательно соединенную пару, которая также соединяется с другими парами. Эдакий поезд из пар вагончиков. Ну, если тупо про "сишные" фантазии, то предполагалось что-то типа genvar j; generate for (j = 0; j < RT; j = j + 1) begin : rt_borders Shift8 L[j]; Shift8 H[j]; assign H[j].shiftin = L[j].shiftout assign L[j].shiftin = H[j-1].shiftout; end endgenerate</blockquote> конечно же, это бред, но как надо?
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7526 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII