16+
Пятница
22 июня
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
mse homjak  (25.12.2017 22:43) , в ответ на CPLD, Verilog - надо сгенерировать последовательность пар сдвиговых регистров... автор: POV_
Ничо нипонел 
assign shiftout=shift[n];
reg[n:0] shift;
always @(posedge clk or posedge load)
   if(load==1)
      shift<=data;
   else
      shift[n:0]<={shift[n-1:0],shiftin};
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7526 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII