16+
Суббота
22 сентября
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Кибернетика

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
lloyd  (06.04.2018 06:38) , в ответ на Спасибо за описание. Этот топик в первую очередь об уменьшении пропускной способности интерфейсных портов из-за квантования времени, а не о латентности. Очевидно, что при системном тике 1мс пропускная способность Ethernet по такому механизму будет автор: Экспериментатор
Микросекундный тик - пожалей свой процессор, он так не умеет. Стандартный лялих имеет 100герцовый систик, реалтаймовый - 1кгц. 
Только кастомное ядро и только xenomai И, епрст, пропускная способность не относится к времени реакции ос, в потоковой передаче данные ставятся в очередь и DMA маслает их, пока есть чего передавать
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7527 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII