caxapa.ru :: Mahagam все правильно описал, чуть подробнее про:

0men (03.05.2018 18:29 - 18:33, просмотров: 299) ответил Dingo на А можно попросить расшифровать? А то я на VHDL из текстовых, в Verilog пока не могу.

Mahagam все правильно описал, чуть подробнее про: cpu_clk_edge_det <= {cpu_clk_edge_det[0], cpu_clk}; эта конструкция сдвигает двухбитный регистр cpu_clk_edge_det влево, в младший бит записывает cpu_clk cpu_clk_s <= (cpu_clk_edge_det==2'b01); если состояние регистра cpu_clk_edge_det == 01, то cpu_clk_s = 1, в остальных случаях 0 по сути да, это фронтовыделятор )

Ответить

- Ещё просьба: могут ли рекомендовать уважаемые доны книгу для старта Verilog? VHDL стартанул с Бибило. - Dingo(05.05.2018 07:49)
  - Verilog Golden reference guide - справочник. evgeniy1294(149 знак., 05.05.2018 15:35)
    - А что, этот справочник написан настолько хорошо, что по нему можно освоить язык? Мой опыт горит, что справочники полезны для освоивших язык, но не для изучения. Имхо, это как Си/Си++ по описанию стандарта учить. - Dingo(07.05.2018 06:57)
      - Я учу по исходникам контор типа xilinx или ettus. И советы опытных коллег, конечно. evgeniy1294(46 знак., 07.05.2018 10:53)
        
        Забрал, попытаюсь. 2 Mahagam: VHDL умею на начальном. - Dingo(07.05.2018 12:19)
        
        Я ещё выложил Verilog HDL Synthesis. A practical primer. evgeniy1294(15 знак., 07.05.2018 12:30)
      - я изучал верилог считай что про краткой методичке. но! я на тот момент кое-как мог писать на VHDL. методичку по верилогу освоил за выходные. как по мне, так эти языки различаются только синтаксисом (ну, если вести речь про синтезируемое Mahagam(233 знак., 07.05.2018 10:48)
- Спасибо! - Dingo(04.05.2018 06:46)

Программируемая логика и ЦОС