я изучал верилог считай что про краткой методичке. но! я на тот момент кое-как мог писать на VHDL. методичку по верилогу освоил за выходные. как по мне, так эти языки различаются только синтаксисом (ну, если вести речь про синтезируемое подмножество без вникания в сложные конструкции типа интерфейсов). понятно, что та часть языка что предназначена для симуляции/верификации будет отличатся очень сильно. но это всё осваивается в процессе работы по мере необходимости.