архитектура_херня (19.06.2018 19:58, просмотров: 1) ответил Evgeny_CD на Монстры меня не интересуют. Intel пока может спать спокойно - x86 мне не интересен :) Меня интересуют вполне себе 180-90нм ASIC, как раз по причине падения NRE.-
- Chisel - штука интересная, она на Scala. А вот Scala - она поверх JVM живет. -> Есть развитие SpinalHDL -->, и оно принесло очень веские плоды в виде VexRiscv Evgeny_CD(103 знак., 19.06.2018 20:16, ссылка, ссылка)
- гибкостью то кроет, а вот работоспособного, то есть сопоставимого с опенриск1200, опенсорсного риск-в ядра я не нашел (я уже не говорю про вылов багов в реализациях на уровне опенриска) - risc-v в топку(20.06.2018 14:54,
)
- в чем конкретнее претензии к risc-v по существу? - RED_DRAGON(20.06.2018 21:43)
- хотелось бы risc-v с плавучкой (реализацию). про чисел - не проверял, но опыт подсказывает, что сгенеренный verilog при синтезе risc-v(118 знак., 22.06.2018 22:15, )
- "risc-v с плавучкой" - это удел готовых ASICов. Плавучка больно много LE в FPGA сожрет. А вот насчет синтеза - это хорошее замечание, спасибо. - Evgeny_CD(22.06.2018 23:10)
- процессор в FPGA ставят для прототипирования - поэтому можно LE докупить (да и если честно, по нынешним меркам, не много - вивадо умеет красивые картинки рисовать - хиерархия нетлиста - там видно наглядно). а если какой-то готовый продукт (с risc-v(74 знак., 25.06.2018 15:23, )
- Для среднего класса систем я предпочитаю "глубокое прототипирование" Evgeny_CD(360 знак., 25.06.2018 15:32)
- процессор в FPGA ставят для прототипирования - поэтому можно LE докупить (да и если честно, по нынешним меркам, не много - вивадо умеет красивые картинки рисовать - хиерархия нетлиста - там видно наглядно). а если какой-то готовый продукт (с risc-v(74 знак., 25.06.2018 15:23,
- "risc-v с плавучкой" - это удел готовых ASICов. Плавучка больно много LE в FPGA сожрет. А вот насчет синтеза - это хорошее замечание, спасибо. - Evgeny_CD(22.06.2018 23:10)
- хотелось бы risc-v с плавучкой (реализацию). про чисел - не проверял, но опыт подсказывает, что сгенеренный verilog при синтезе risc-v(118 знак., 22.06.2018 22:15,
- Не готов сказать что там с тестбенчами на уровне шины, но к RISC-V придется набортестов правильности реализации ISA, и оно их проходит. - Evgeny_CD(20.06.2018 15:03)
- в чем конкретнее претензии к risc-v по существу? - RED_DRAGON(20.06.2018 21:43)
- гибкостью то кроет, а вот работоспособного, то есть сопоставимого с опенриск1200, опенсорсного риск-в ядра я не нашел (я уже не говорю про вылов багов в реализациях на уровне опенриска) - risc-v в топку(20.06.2018 14:54,
- Chisel - штука интересная, она на Scala. А вот Scala - она поверх JVM живет. -> Есть развитие SpinalHDL -->, и оно принесло очень веские плоды в виде VexRiscv Evgeny_CD(103 знак., 19.06.2018 20:16, ссылка, ссылка)