Вход Наше всё Теги codebook 无线电组件 Поиск Опросы Закон Суббота
20 апреля

О смысле всего сущего 0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынок Объявления

Микроконтроллеры PLD, FPGA, DSP AVR PIC ARM, RISC-V Технологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты

Схемы, платы, компоненты

Yft (09.07.2018 10:28, просмотров: 7228)

Как влияет на джиттер тактового сигнала делитель частоты? Вот надо пропустить тактовый сигнал на АЦП через опторазвязку, она добавляет примерно 300-500pS джиттера, подумалось, если я тактовую поделю не на стороне мастера а уже после изолятора на стороне АЦП сильно ли это поможет? Или для Сигма-Дельта с OSR=256 это неважно?

Ответить

- Если я правильно понял проблему, то важнее жжыттер на сигнале CONV или что там у вас. Нутряные схемы уже работают с УВХ, там много шума не добавить. - mse homjak(09.07.2018 18:26)
- так для ацп обычно пишут требования к джиттеру и влияние. Хоть бы название ацп написали, а то лето, телепаты в отпуске - AVF(09.07.2018 11:19)
  - ADS127L01 Yft(58 знак., 09.07.2018 11:37 - 11:43)
    - Тактовый буфер со встроенной PLL? Micrel, SiLabs. - Evgeny_CD(09.07.2018 11:53)
      - У есть в схеме нас хороший генератор, но он стоит на цифровой стороне. - Yft(09.07.2018 12:28)
        
        Ставить буфер после опторазвязки - Evgeny_CD(09.07.2018 12:33)
        
        TI CDCE813-Q1 -> - Evgeny_CD(09.07.2018 14:26, ссылка)
        
        Походу наверное правильнее таки поставить генератор еще и на этой стороне и делить его обычным счетчиком (судя по статьям они дают меньший джиттер, чем всякие FPGA). - Yft(09.07.2018 14:31)
        
        Джиттер и FPGA - это очень интересная тема. Evgeny_CD(321 знак., 09.07.2018 15:04 - 15:07)
        
        5M40Z Total jitter 0,2*UI где UI, как я понял время задержки типа 4-5нС. Т.о. почти 1нС, не слишком впечатляет. - Yft(09.07.2018 15:11)
        
        У MAX 10 75 mUI и меньше на 100 МГц. - Evgeny_CD(09.07.2018 16:02)
        
        Intel® MAX® 10 FPGA Device Datasheet FINPFD < 100 MHz ±750ps не впечатляет. - Yft(10.07.2018 09:59)
        
        В целом FPGA и малый джиттер несовместимые вещи. Возможно, в FPGA за $10k с этим лучше, но меня это никогда не интересовало. - Evgeny_CD(10.07.2018 10:34)
        
        Кстати, заметил, что в референсных проектах они делят тактовый сигнал одиночными SN74AUP1G80DCKT а не счетчиком, наверное в этом тоже есть своя сермяжная правда? - Yft(10.07.2018 10:42)
        
        это какой-то неправильный ~~мед~~ джиттер, обычно речь идет о единицах-десятках ps - AVF(09.07.2018 15:47, ссылка)
        
        А как буфер сможет уменьшить джиттер? Только позволит не увеличивать его. Yft(85 знак., 09.07.2018 14:11)
        
        Я привел примеры, не зная Ваших частот и тонкостей. Покурите похоже чипы - их очень и очень много. - Evgeny_CD(09.07.2018 14:21)
        
        Там унутре PLL, который выравнивает фазу входящего и исходящего сигнала. Т.е. на выход подается сигнал от локальной PLL - Evgeny_CD(09.07.2018 14:20)
        
        Si5317 -> как вариант. SI5317D-C-GM недорогой. - Evgeny_CD(09.07.2018 13:37, ссылка)
        
        Si53326-B- -> тоже классная штучка - Evgeny_CD(09.07.2018 13:50 - 13:52, ссылка)
        
        Я Si8620BB заложил. - Yft(09.07.2018 13:52)
        
        1.5 ns pulse width distortion - вопрос, насколько оно плавает... - Evgeny_CD(09.07.2018 13:57)
        
        Peak eye diagram jitter 350 — ps - Yft(09.07.2018 14:00)
    - 8.3.4 Clock Input (CLK). Там про джиттер. А в теле сообщения первая ссылка яндекса... POV_(221 знак., 09.07.2018 11:41, )
- Не подскажу механизм, но как раз для сигма-дельта джиттер очень вреден, Как многие пишут. - Evgeny_CD(09.07.2018 11:01)
  - Я вроде встречал обратное, что за счет усреднения наоборот менее чувствителен к джиттеру, чем обычный. - Yft(09.07.2018 14:47)