caxapa.ru :: Спасибо, начинает проясняться. In ARMv5TE, or in ARMv6 when SCTLR.U is 0, LDRD and STRD doubleword data transfers must be eight-byte aligned. Правда, у меня всего лишь STM32L4, а он CM4, правда есть FPU.

VLLV (30.04.2020 18:16, просмотров: 236) ответил SciFi на Вроде бы в EABI такое записали. Иногда ссылаются на LDRD, STRD. Можно ещё сослаться на Cortex-M7 и 64-разрядную шину AXI. В общем, при желании причины найдутся.

Спасибо, начинает проясняться. In ARMv5TE, or in ARMv6 when SCTLR.U is 0, LDRD and STRD doubleword data transfers must be eight-byte aligned. Правда, у меня всего лишь STM32L4, а он CM4, правда есть FPU.

Ответить

- ЕМНИП, у Cortex-M0 ни при каком раскладе 8 байт не сыграет, но там ограничение всё равно соблюдается чисто по инерции. - SciFi(30.04.2020 18:18)
  - Кагбэ, ARM клялась волосом седым, что процессоры Cortex-M бинарно совместимы снизу вверх. Любой код для CM0 обязан без костылей работать на CM7. - LightElf(01.05.2020 15:31)

Средства и методы разработки