Да, это один из вариантов, но я чуть по другом смотрю. Процессор ведь не всю память считывает одновременно.
Действительно, делаем на FPGA эмулятор SDRAM с CL=1, но не непрерывный большой кусок, а кусочки. Для новых Renesas RX600 это 32 бита 80 МГц = 320Мбайт/сек пиковая.
http://caxapa.ru/902044/
FPGA и CPU знают об алгоритмах друг друга. CPU считал записал, дал сигнал, обработал, давал сигнал, FPGA в промежутке между сигналами заполнила свои кусочки BRAM новыми данными и вперед. А то, что процессор будет обращаться по разным адресам - это дополнительный контроль для синхронизации алгоритмов.
Evgeny_CD, Архитектор (22.06.2020 18:20, просмотров: 270) ответил Cидopгeк на В FPGA как правило, блоки памяти есть, на коих, в том числе, можно
строить FIFO. Нехай процессор, когда ему писАть вздумается, в FIFO
пишет, пока контроллер SDRAM раздупляется. Или я не понял, что Ваш
дивайс делать должен?