DESENIX (15.12.2003 14:15, просмотров: 1413)MAX ||+ ACEX1K30-3 большие задержки в дешифраторе адреса. Проблема в следующем.
рисую дешивратор адреса на логике, вывожу с него ногу и смотрю задержку на выходе, получается около 20нс. а у меня есть еще вложенные схемы которым этот дешивратор раздает CS, и в них еще задержки, а потом еще на логике выбора регистров.
Вопрос, увеличивает ли задерку вложенность блоков, и как правильно построить дешифратор в MAX ? так чтоб задержки были минимальными ?
Можно и на VerilogHDL, только я его плохо знаю.
рисую дешивратор адреса на логике, вывожу с него ногу и смотрю задержку на выходе, получается около 20нс. а у меня есть еще вложенные схемы которым этот дешивратор раздает CS, и в них еще задержки, а потом еще на логике выбора регистров.
Вопрос, увеличивает ли задерку вложенность блоков, и как правильно построить дешифратор в MAX ? так чтоб задержки были минимальными ?
Можно и на VerilogHDL, только я его плохо знаю.