Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Четверг
21 ноября
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Средства и методы разработки
1103417
Топик полностью
фyтбoлиcт
(27.05.2021 08:33, просмотров: 3)
ответил
Evgeny_CD
на
[PCIe 5.0]
32 Гбит/сек на линию будет скорее всего в 2019 году ->. И это потянет за собой новые материалы... -->
на pcie5.0 самсунг подвесила DDR5 DRAM через CXL. ->
https://news.samsung.com/global/samsung-unveils-industry-first-memory-module-incorporating-new-cxl-interconnect-standard?utm_source=rss&utm_medium=direct
Не очень понятно зачем? Лишний контроллер задержки не прибавит?
-
Evgeny_CD
(27.05.2021 08:51
)
А) для очень больших объёмов рамы 1.локально на плате; 2.нелокально; 3.элиминирует плохую масштабируемость n-канальных контроллеров ддр. Б) задержки - с помощью кешей и NUMA стали неактуальны. данные будут в нужном месте в нужное время.
-
фyтбoлиcтo
(27.05.2021 09:23
,
)