VVB (27.02.2022 21:33, просмотров: 501) ответил Mahagam на с минимальными изменениями в синтаксисе все их примеры превращаются
в простой Verilog-
- "классика" Zoro(77 знак., 27.02.2022 22:19, ссылка)
- ну блин. заменяешь все logic либо на reg либо на wire, смотреть по
логике работы. always_comb и always_ff заменяются на always.
единственное что у always всегда есть список чувствительностей. но
там если его не было, чаще проще всего поставить @* что означает
"ко всему". то есть скорее всего always_comb заменяется на always
@* Mahagam(36 знак., 27.02.2022 21:39)
- Спасибо! - VVB(27.02.2022 22:09)