ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Среда
24 апреля
О смысле всего сущего0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынокОбъявления
МикроконтроллерыPLD, FPGA, DSP AVRPICARM, RISC-VТехнологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты
1210162 Топик полностью
Mahagam (19.05.2022 22:23, просмотров: 224) ответил m16 на вопрос по Верилогу II
так подключи к ней 4 провода всего. индексы 7-4 ты сохраняешь лишь ради удобства. 

wire [3:0] d = i_d[7:4];

always @(posedge clk) o_graph <= ((d == 4'b1011) | (d == 4'b1100) | (d == 4'b1101)) & i_data[0];


вот и вся твоя конструкция

Ответить