caxapa.ru :: Со стороны SPI. У него FIFO на 8 байт на чтение и запись и есть регистр порога, в нем задается при каком наполнении буфера вызвать прерывание TX_FIFO_NOT_FULL. Т.е. если туда записать 4, то это и будет полбуфера.

petrd (02.09.2024 12:13, просмотров: 71) ответил klen на Как раз spi тут меня заинтриговал. Есть надежда что они всетаки думали головой и понимали что он тоже мечтает работать бесконечным стримом через dma, но тут другая засадка....в дма не нашел события пол буфера... мож както по другому задумано.

Со стороны SPI. У него FIFO на 8 байт на чтение и запись и есть регистр порога, в нем задается при каком наполнении буфера вызвать прерывание TX_FIFO_NOT_FULL. Т.е. если туда записать 4, то это и будет полбуфера.

Ответить

- я не готов так часто этим заниматся когда буду писать в spi 64M потоковых данных .. фифо spi это не про то. хочется правильный dma - он должен писать а не я процессором. - klen(02.09.2024 12:35)

ARM, RISC-V контроллеры