st232bd (02.02.2009 15:51, просмотров: 428) ответил Mahagam на почти без проблем: память описываем как reg [7:0] memory [1023:0]; и всё. любой синтезатор этот килобайт упихает в блок. умножители также автоматом упихиваются. триггеры ДДР - лично не сталкивался, но если их грамотно расписать - должно тоже получится.-
- я верилог за три дня освоил. с тех пор на VHDL даже смотреть противно. - Mahagam(02.02.2009 16:52)