SciFi (Вчера, 22:52, просмотров: 46) ответил Mty1 на Про кондиционер Clock сигнала 10МГц. На схему приходит внешний клок
с возможными помехами и как следствие - джиттером. Хочется его
восстановить. Правильно я понимаю, что для таких задач используется
PLL с большой постоянной времени?Да, вы понимаете правильно: для восстановления (очистки) clock-сигнала с джиттером, вызванным помехами, часто используется PLL (Phase-Locked Loop) с большой постоянной времени в петле фильтра. Это позволяет действовать как узкополосному фильтру, который подавляет высокчастотный джиттер, сохраняя фазовую синхронизацию с входным сигналом. Давайте разберёмся подробнее.
Почему PLL подходит для этой задачи?
Принцип работы: PLL захватывает фазу входного сигнала (вашего внешнего 10 МГц clock) и генерирует выходной сигнал с минимальным джиттером за счёт VCO (Voltage-Controlled Oscillator) и петли обратной связи. Петля фильтра (loop filter) в PLL определяет, как быстро система реагирует на изменения фазы. Большая постоянная времени (τ) соответствует низкой полосе пропускания петли (loop bandwidth, обычно в диапазоне от нескольких Гц до кГц для jitter cleaning), что эффективно фильтрует шум и джиттер выше этой частоты.
Преимущества для 10 МГц: Для сигналов в этом диапазоне (типичный референсный clock для телекоммуникаций, FPGA или прецизионных систем) PLL может снизить джиттер до пикосекундного уровня. Например, в некоторых реализациях loop bandwidth устанавливают на 1 кГц или ниже, чтобы минимизировать влияние внешних помех.
Ограничения: Если джиттер низкочастотный (близкий к частоте сигнала), такая PLL может не полностью его устранить, так как она "пропустит" медленные вариации. В этом случае может потребоваться комбинация с другими методами, как предварительная фильтрация входа (bandpass filter на 10 МГц).
Альтернативы или дополнения к PLL
Clock buffers или jitter attenuators: Специализированные чипы вроде Si5317 или LMK048xx от TI, которые интегрируют PLL для jitter cleaning. Они оптимизированы для низкого энергопотребления и простоты.
VCXO/OCXO в петле: Если нужно ещё больше стабильности, используйте PLL с внешним VCXO (Voltage-Controlled Crystal Oscillator) для снижения фазового шума.
FPGA встроенные PLL: В FPGA (например, Xilinx или Intel) есть встроенные PLL/MMCM, которые можно настроить для jitter reduction, действуя как narrow-band filter.
Если у вас есть конкретная схема или чип (например, AD9510 или подобный), то для оптимальной настройки рекомендуется моделировать loop bandwidth в инструментах вроде ADIsimPLL или просто рассчитать: bandwidth ≈ 1/(2πτ), где τ — постоянная времени фильтра. Если джиттер преимущественно от EMI или питания, начните с улучшения экранирования и питания, а PLL используйте как финальный этап. Если нужны расчёты или пример кода для симуляции (на Python с sympy или scipy), дайте больше деталей!