Программируемая логика и ЦОС

Заговор плисоделателей? http://www.altera.com/products/ip/iup/memory/m-nwl-sdr-sdram.html
http://caxapa.ru/160149.html
У меня нет опыта в работе с FPGA, было несколько проектов, подробности которых я знаю "через плечо" делавших их. Мне всегда казалось жутко несправедливым то количество пинов, которое Cyclone, Spartan дают пользователю в PQFP корпусах (BGA тоже). Т.е. камни то вроде большие, влезет в них немало, но пинов не хватает. Проблема пинов может быть разрешена двумя путями: увеличением их числа и увеличением скорости обмена. Причем последний пусть весьма обманчив. Возьмем, для примера, SDR SDRAM и DDR SDRAM. Контроллер DDR для Cyclone подсказал Ruslan ->. Он достигает тактовой 167 Мгц на самых быстрых версиях Cyclone (которые стоят куда дороже). При этом в варианте 8 битной шины памяти он занимает 2,683 LUT и 3 блока памяти M9K. И максимальня теоретическая скорость, которую он может дать, 334 мбайт/сек. Ценой большой латентности, непростой разводки печатной платы и пр. Конечно, приведенный выше контроллер, заточен под шину Avalon, но едва ли интерфейс к шине сожрал половину от 2,683 LUT. SDR контроллер от Альтеры, заметим, вобще куда-то пропал :), как бы и нету такой памяти более, но "альтернативный контроллер" --> обещает 1100 LE при тактовой 167 Мгц. Вспоминая, что бывают SDR DRAM x 32 бита в одном корпусе :), это даст 668 мбайт/сек полосы памяти. Самопальные контроллеры SDRAM, которые я видел, имели тактовую ~80 Мгц при очень скромном использовании ресусов. При 80 МГц и плату разводит удобнее, и все проще. Имеем 320 мбайт/сек (почти DDR) ценой куда меньшего геморроя. Но! Такой контроллер потребует что-то типа 60 пинов плисины, что под 1/2 доступных выводоы в Cyclone-III PQFP240. Но тут возникает ее величество МОДА: "Как, Вы еще используете SDR SDRAM? Но все давно перешли на DDR!" Типа как-то некошерно писать статьи в журналы в 2009 году на основе SDRAM... Теперь главное, от чего я завелся. Разница в "цене" гламурного DDR и такого же "гламурного" SDR - 1500 LE и 3 блока M9K. Это очень навороченный NIOS-II, с тактовой под 80 МГц, у которого будет, например, 1 кбайт ОЗУ 2 Кбайт ПЗУ. И на асме можно много чего написать для такого проца. В купе с простыми блоками на шине данных это будет сила!!! Как раз в духе моего рассуждения http://caxapa.ru/160099.html Так что неизбежно надо идти на BGA, но и там о нас позаботились :) http://caxapa.ru/160200.html В общем, кругом одна засада :) Причем, мне кажется, что сейчас процесс пойдет по нарастающей :) Производители FPGA добрались до 45 нм http://caxapa.ru/160135.html Написана куча гламурных компонентов для гламурных сред, совсем скоро выйдут книги в стиле "собери свой процессор за 5 минут" (полная аналогия с компонентами для делфей, C# и пр), то, что все это будет "весить" немеренно LE - будет компенсировано тонкими техпроцессами, а чтобы окупить тонкие техпроцессы, надо продавать все больше толстых микрух => гламура должно стать больше! На фоне всей этот какафонии будет краткий (лет 5) момент, когда люди, "знающие ассемблер", получат колоссальное преимущество. Т.е. ресурсы плисин будут еще не настолько чудовищны, чтобы наплевать на тысячи LE (что случилось в мире пысюков - там +-100 мбайт приложения в памяти никого не волнуют), но за счет "ассемблера" можно будет деать вещи, которые в мире гламура достигаются только на куда более дорогих кристаллах. Такие люди смогут конкурировать с миром гламура очень эффеквтино. Также понятно, что такие люди не могут надеяться на любовь со стороны плисоделателей :) К счатью, ассемблер в виде AHDL, Abel уже не нужен - достаточно VHDL и Verilog (простой, не system). Все на изучение VHDL! Чтобы каждый за рабочий день мог написать контроллер SDRAM! :)