Программируемая логика и ЦОС

просто 

module asd(
input cs, write,
inout [3:0] data
);
reg [3:0] dreg;

	assign data = (cs & ~write) ? dreg : 'bZ;
	
	always @(negedge cs)
		if (write) dreg <= data;

endmodule

как-то так. синтезируется. только логика вся положительная. я внутри проекта всё всегда в положительной логике веду.