Программируемая логика и ЦОС

Помогите, пожалуйста, в DDR SDRAM внутри Циклон-3 стартер борды написать! http://www.altera.com/products/devkits/altera/kit-cyc3-starter.html
Есть модуль на верилоге, который но запросу с клока может дать 8-16-32-64-128-256 бит данных, или сказать, что их нет, типа

module My_Out(..., OutClock, OutData)
input OutClock;
output [31:0] OutData;

always @(posedge OutClock)
begin
  OutData<=...;
end
endmodule

Читал документацию, но так и не понял, есть ли какие-то макромодули для последовательной записи данных в DDR SDRAM этой борды, и, если да, то вдруг кому-то не жалко поделиться простым и понятным примером как это сделать. Хочется иметь что-то типа

reg [31:0] Data;
reg [31:0] Adr;
reg Ready;

always @(... мой какой-то евент...)
begin
  // заслать данные Data по адресу Adr 
  // как данные закончили туда писаться, установить флаг Ready=1 
end

Спасибо Игорь