Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Среда
4 декабря
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Программируемая логика и ЦОС
228891
Meteor
(16.12.2010 17:08, просмотров: 3394)
Коллеги, подскажите.
Пишу тестбэнч на VHDL с симуляцией с моделсиме проблем нет (тьфу-тьфу). Но чойто не дойдет до меня как "сказать довольно"? То есть ограничить симуляцию во времени, ну скажем 1,5 мс. Заранее спасибо.
Ответить
пишу на верилоге.
Mahagam
(357 знак., 16.12.2010 19:16
)
Спасибо, ща попробую. Вдруг "выйдет каменный цветог.."
-
Meteor
(17.12.2010 09:26
)
run 1.5 ms, насколько помню
-
AD
(16.12.2010 18:29
)