caxapa.ru :: Там в презех честно написано, чтобы не раскатывали губу на тему полного верилога и удобства "как коммерческая тулза" :)

Evgeny_CD^{Архитектор} (16.08.2011 15:21, просмотров: 513) ответил Mahagam на он самый. но насколько помню на исходники верилога накладывается тьма ограничений, иначе оно не транслируется.

Там в презех честно написано, чтобы не раскатывали губу на тему полного верилога и удобства "как коммерческая тулза" :)

Ответить

- оно для другого хорошо. Mahagam(373 знак., 16.08.2011 15:39)
  - Получить быструю модель проца (ну чтобы хотя бы 1 MOPS был), и чтобы эта модель 100% соответствовала Verilog коду - это просто фантастика какая-то :) - Evgeny_CD(16.08.2011 15:51)
    - а смысл? если оно 100% соответствовать будет, то и скорость работы такая же будет как у verilog на ncsim/vcs (да и квеста вобщем-то не такая уж и тормозная на RTL), а оно все с С или системЦ интегрируется сполпинка. даже для TMS-ных пользователей ыыыы(621 знак., 16.08.2011 17:36, )
      - Дык вот какая штука. Если железяка - это куча регистров на шине + прерывания, то при написании "просто С модели" придется написать немало hdl кода доморощенным спосбом. ну битики всякие там в регистрах разбирать, время исполнения как-то Evgeny_CD(835 знак., 16.08.2011 17:47)
      - кстати тот же АРМ предоставляет все три (а может и больше - я просто не знаю) уровня моделей: 1) симулятор, 2) для всяких платформеров (TLM), 3) предкомпиленные для симуляторов HDL (RTL). да что ARM - Гейслер предоставляет симуляторы TSIM, GRSIM ыыыы(105 знак., 16.08.2011 17:42, )
        
        тута еще сказывается то, что эту сферу я токо познаю :) Не все слова мне понятны, если честно. Но я упорный :) - Evgeny_CD(16.08.2011 17:48)

Программируемая логика и ЦОС