Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Суббота
17 августа
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Программируемая логика и ЦОС
267302
Топик полностью
Evgeny_CD
, Архитектор
(16.08.2011 15:33, просмотров: 337)
ответил
Mahagam
на
он самый. но насколько помню на исходники верилога накладывается тьма ограничений, иначе оно не транслируется.
Это все фигня :) Вот что нашлось - vmodel -> Прикручивает к матлабу С++ файлы, сгенеренные verilator. Вот где полную логическую проверку модулей на Verilog устроить можно :)
http://code.google.com/p/vmodel/
Ответить