ыыыы (16.08.2011 17:36, просмотров: 1) ответил Evgeny_CD на Получить быструю модель проца (ну чтобы хотя бы 1 MOPS был), и чтобы эта модель 100% соответствовала Verilog коду - это просто фантастика какая-то :)
а смысл? если оно 100% соответствовать будет, то и скорость работы такая же будет как у verilog на ncsim/vcs (да и квеста вобщем-то не такая уж и тормозная на RTL), а оно все с С или системЦ интегрируется сполпинка. даже для TMS-ных пользователей выпускают по паре симуляторов, один программинг модель, а другой поцикловый (cycle accurate?). тут именно идея взять абстрактную модель (чисто Ц/Ц++, работает очень быстро, у программеров аргазм и возможность отладки софта), по ней написать TLM (то есть функционально), на которой системные глюки отловить, перформанс разогнать, а уже по ней написать RTL, с которой чип/FPGA сделать. мне кажется, что затраты на переписание моделей не слишком велики, чтобы напрягаться с их автоматизацией (относительно общих затрат на такую систему). хотя лично знаю коллектив, которые весьма сложную хренату делали из системЦ - ту чип.
)