Т.Достоевский (17.08.2011 14:04, просмотров: 228) ответил ++ на Могу скинуть в почту fpga проектик на verilog. Сщбираектся 20 мин на core 2 duo e8400.-
- Active_hdl 8.2 project. Синтезатор synplify, implementation ISE 10.3. Но ничто не мешает, сказать, что нужно собирать под Altera/Quartus. Выложил в upload. - ++(17.08.2011 16:19, ссылка)
- Верхний файл проекта Bvk4/src/bvk_4.v? Только там всякие IBUFG/OBUFG/dll/..., так что квартус просто обижается. ReAl(200 знак., 30.08.2011 16:26)
- Active_hdl 8.2 project. Синтезатор synplify, implementation ISE 10.3. Но ничто не мешает, сказать, что нужно собирать под Altera/Quartus. Выложил в upload. - ++(17.08.2011 16:19, ссылка)