По сравнению с оргинальной идеей надо добавить сигнал CLK. При скоростях до 400 Мгц и небольших расстояниях (10 см, скажем), разбежка сигналов будет допустимой. Например, в разводке DDR2 допускается 100 mils разницы в длинах пар клоков и сигналов. А реализацию приемника это сильно упростит (не нужно DPLL делать). Рекомендация от TI по разводке приложена.