caxapa.ru :: Ваще не дорисечили. Надо было сделать псевдослучайный генераторVHDL|Verilog исходников.

Evgeny_CD, Архитектор (22.11.2011 17:00, просмотров: 143) ответил Mahagam на 2 Evgeny_CD

Ваще не дорисечили. Надо было сделать псевдослучайный генераторVHDL|Verilog исходников. Все операторы пронумерованы. Т.е. вначале случайно выбираем тип оператора (номер). Затем случайно выбираем операнды. Симулировать можно до второго приществия.

Ответить

- Не увлекайтесь рандомизацией исходников, однако. Я вот только стихоплётную машину на ПЛИС задумал, так сразу вокруг странные вещи стали происходить, аварии участились. - -pin-(22.11.2011 17:11, )

О смысле всего сущего