Evgeny_CD, Архитектор (28.11.2011 10:17, просмотров: 938)
Мысль родилась о тестовом сигнале для осцев, чтобы хитрожопых отлавливать -> http://caxapa.ru/286604.html
FPGA/CPLD генерит пачки импульсов по следующей схеме:
* в начале - пачка иппульсов со скважностью 2
* далее 0 в течение времени, чтобы общая длиетльность пачки была заданной.
Число импульсов в пачке = номеру пачки. Частота следования импульсов максимальная для осца.
Длительность пачки 1 20 нс, скажем. Далее 100 нс, 1 мкс, 10 мкс ну и до заполнения расчетной памяти.
Дополнительный импульс синхронизации на второй вход, осц в режим однократного запуска.
В идеале заставить передать в виде каринки или в виде отсчета в файл на носитель.
Можно софтинку несложную налабать, чтобы автоматом смотреть качество осциллограммы.
Думаю, при таком рисече современных осцилков много интересного нарисечится :)