sbb (07.02.2012 15:03, просмотров: 201) ответил =ReAl= на До одного места. Ну почти. Есть ещё шины. STM32F103 @ 72 MHz, шина APB 36MHz. Между командами STR в шину периферии команды инкремента регистра «растворяются». Т.е. длительность импульса, порождаемого на выводе двумя STR не зависит от наличия между
Буферизация на шине, следующий STR задерживается, а другие команды, не обращающиеся к APB исполняются без задержки. STR Rx,[Ry,#imm] is always one cycle. This is because the address generation is performed
in the initial cycle, and the data store is performed at the same time as the next instruction
is executing. If the store is to the store buffer, and the store buffer is full or not enabled,
the next instruction is delayed until the store can complete. If the store is not to the store
buffer, for example to the Code segment, and that transaction stalls, the impact on timing
is only felt if another load or store operation is executed before completion.