Программируемая логика и ЦОС

Сдуру можно и ... сломать. * NIOS-II максимальной производительности * DDR контроллер вроде как железный обещан * gigabit only duplex only Ethernet (у Альтеры есть сильно оптимизированная корка, чуть ли не в раза меньше трехскоростной) * адын UART для отладки * контроллер прерываний Один мой бывший сотрудник когда-то экспериментировал с такими конфигураицями, у него за 12k (вроде так - точно не помню) LE Altera не вылазило (тогда еще хардового контроллера памяти не было, у казано в варианте простого SDRAM софтового контроллера). Далее * специальный контроллер для SPI сопроцессоров, чтобы сопроцессор был SPI Master (принципиально важно), и на "однобаксовых" армах имеем сколько угодно UART, SPI и I2C. На оставшихся LE делаем продвинутый менеджер динамическго выделения памяти, и 150 DMIPS этого NIOS на реальных задачах класса обработка большого количества разнородных пакетов уделываем 200 МГЦ ARM9 не напрягаясь. Над реализацией последних двух пунктов нужно потрахацца по взрослому, зато можно бинарный код прошивки распространять свободно - без этих аппаратных блоков он никогда не заработает, а защита от копирования самой SRAM FPGA - задача решаемая.