ARM, RISC-V контроллеры

Фишка этого семейства вот какая. Сочетание RT задач и относительно медленных оверлейных задач. 2М кода - это дофига. Туда влезет много всего полезного. 256к ОЗУ делим примерно так: 128к - RTOS, RT задачи и общая память для обмена между задачами. 128 к ОЗУ - оверлеи. Как уже не раз писал, при наличии SDRAM и DMA (в фуджиках магически есть) за пару мс можно устроить своп полного контекста задачи в 128к. Далее все красиво. Сложные, но относительно медленные задачи типа SSL, SSH, сам IP, какой-нибудь язык программирования типа Lua и т.д. делаем как своп задачи. И продвинутый шедулер смотрит, когда чего надо вызывать. У каждой swap задачи есть RT демон - он смотрит, не пора ли вызвать свою задачу. Типа сколько данных скопилось в принятом буфере USRT, вышел срок установленного таймера пробуждения и т.д. При цене чипа 2M|256K $10 это имеет смысл (а на это, похоже, надеяться можно), и не только по экономическим соображениям. RT в такой системе для небольшого числа задач будет более "хародовый", чем в Cortex-A5 с кешами. За счет CRC блока можно подсчитать|проверить целостность того, что выгрузили в SDRAM - надежность будет выше, чем у "просто SDRAM". Осталось только сделать ОСьку для всего этого :)