caxapa.ru :: какие такие задержки, если шины у нормальных VLIWов будут широченные? к примеру 256 бит на код и 2х64 на данные. да к кэшу данных не одна шинка, а 8 по 32 бита.

Mahagam (22.08.2013 14:46, просмотров: 68) ответил =AlexD= на влив отстой, у них своих недостатков вышекрыши, проблема в том, что статический анализ идёт лесом, когда появляются не прогнозируемые задержки доступа в память. А так в любом Сишном коде парралелизма уровня выражений полно, хотя на верилоге было

какие такие задержки, если шины у нормальных VLIWов будут широченные? к примеру 256 бит на код и 2х64 на данные. да к кэшу данных не одна шинка, а 8 по 32 бита. ну и не забываем, что VLIWить приходится только мааалую часть кода.

Ответить

- Сделай мысленный эксперимент. У тебя кеш. У тебя работа с памятью по указателю (например список). Ты возьмёшься предсказать задержки в n-ном потоке исполнения? =AlexD=(356 знак., 22.08.2013 14:57)
  - сделай мысленный эксперимент. возьми камень типа L138, где есть VLIW DSP и ARM9. запусти линукс на DSP и заставь ARM9 считать fft и прочую математику. Mahagam(377 знак., 22.08.2013 15:41)
    - Это ваще не в тему, DSP код есть чем считать, это ваще не проблема, на крайнях есть GPU и FPGA. Проблема заключается в повышении производительности на совсем другом коде, именно на том, который на ARMах запускают. - =AlexD=(23.08.2013 07:31)
      - щетаю, что под каждую задачу есть своя архитектура, подходящая под неё оптимальным образом. не вижу смысла требовать от VLIW особо шустрого исполнения кода общего назначения - Mahagam(23.08.2013 09:30)
        
        А кто требует? Эта ветка вообще-то была не про VLIW :-) , но даже первое упоминание -> о них касалось проблемы распараллеливания вычислений, =AlexD=(326 знак., 23.08.2013 09:39, ссылка)
- ну а если данные лежат в ячейках i и i+33 и обе они не закешированы, да и банк ddr нужно еще открыть... - ыыыы(22.08.2013 14:55)

Средства и методы разработки