ARM, RISC-V контроллеры

Очередной спор ни о чем * Автору – большое спасибо, что внимательно изучил растактовку и латентность прерывания, и до нес эту инфу до нас. По сути. * Очевидно, что оценивать конвейерные RISC процессоры по меркам 51 архитектуры – полный маразм. Тут совсем другие "сущности". Отсюда все эти вопли по растактовке, ногодрыгству и т.д. * Что касается симуляции процов, и оценке времени выполнения – то тут путь только один – честная HDL модель проца. Все остальное от лукавого. У Вас уже готов кластер для такой симуляции? Нет – паяйте железку и меряйте. Сложность архитектуры конвейерного RISC процессора не позволит подсчитать все " на бумажке". Аминь. * Куда более фундаментальный вопрос. О выборе метрик. Есть архитектуры. У них свои параметры. Есть области применения. У них свои параметры. Есть (контора | девелопер). У них есть свое понимание и свои требования. Поскольку главное найти "идиота, который за все заплатит", то идем от задач. Для каждой из задач "области определения" (конторы | девелопера) строим таблицу – свойство, его весовой коэффициент, и величина этого свойства (величина по данному критерию). Далее суммируем, и выбираем оптимальную архитектуру для класса задач. Учитывая все задачи "области определения" выбираем архитектуру для (конторы | девелопера). Вопрос в том, что такой анализ по сложности и стоимости может превышать стоимость средней разработки . И иногда проще "взять, что дают", и не мучиться сомнениями. :)) Ибо если оно удовлетворяет по цене и тех. требованиям – какая нам разница, за сколько оно там FIQ обрабатывает. Если серьезно, то будущее за FPGA + CPU. CPU весь из себя конвейризированный, с кешами, навороченной ОСью пр. Ну а FPGA привязывает все к реальному времени. Ну или мелкий ATmega48 в качестве сопроцессора ввода-вывода. http://forum.elect …dex.php?showtopic=6352 http://www.telesys …/messages/105243.shtml http://www.telesys …/messages/105467.shtml http://www.telesys …/messages/105965.shtml