Evgeny_CDАрхитектор (13.09.2013 15:18, просмотров: 728) ответил yes_np на а кто нибудь может кратко сформулировать, чем, кроме синтаксиса, отличается от myHDL, SystemC или тех же SV|VHDL?
Как я понял, претендует на то, чтобы быть: * законченной средой из
-- языка как Scala либ
-- набора параметризируемых либ под стандартные компоненты
-- синтезатор скоростного С++ кода для симулятора
-- синтез Verilog для получения конечного продукта.
* средой, которая идет везде, где идут Java и Scala, т.е. есть везде. + свободная среда.
* иметь более удобный синтаксис для описания сложных схем, чем до него.