На первый взгляд, для чипа несложно написать cycle accurate модельку. Вся память 0 wait (кроме ECC SRAM, но пока отложим ее). Времянки исполнения в доке описаны. Такая моделька есть от renesas, но вопрос в доступности ее исходников и гибкости для кастомизации и встраивания.
Доступ к исходникам модельки позволит на SystemC делать сложные модели свой код CPU + свой код FPGA.