Вход Наше всё Теги codebook 无线电组件 Поиск Опросы Закон Воскресенье
4 мая

О смысле всего сущего 0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынок Объявления

Микроконтроллеры PLD, FPGA, DSP AVR PIC ARM, RISC-V Технологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты

Программируемая логика и ЦОС

594699 Топик полностью

PeterD (26.04.2015 20:25, просмотров: 219) ответил POV на Verilog - реакция на фронты...

ИМХО Корректно завести глобальную частоту и вокруг нее все обвязывать: always @(posedge clk100) if (b) b<=load; else b<=load_b_zero;

Ответить

- У меня это не вариант - привязка у меня к действиями внешнего устройства для которого я эмулирую кусок девайса. - POV(26.04.2015 20:40)
  - Ну и что если устройство формирует какие либо импульсы кто вам мешает формировать реакцию с частотой 100МГц. В общем случаи для FPGA нужно делать синхронный проект где блоки будут завязаны на одну частоту если строить асинхронные проекты можно PeterD(79 знак., 26.04.2015 20:57)
    - 100 Мгц - это целых 10 нс. А у меня на реакцию всего 40. Из которых 25-30 - это задержка CPLD "туда-сюда" + память + буфера. А тут еще задержечку на тактовую? Нет уж... POV(325 знак., 26.04.2015 21:20 - 21:30)